verilog軟體著作權

⑴ Verilog 軟體

你可以在QuartusII 6.0 或8.1 版本中進行開發與模擬，但是後期要模擬的話，ModelSim是不錯的選擇。
剛開始學習Verilog語言，進行模擬時去使用ModelSim有些大才小用，而且為一個幾行的小程序寫TestBench也花時間，不如直接用QuartusII中的波形文件直接模擬，既方便又形象。等你以後開發的代碼數量大了，可以再換用ModelSim模擬，此時你的水平也應該比較好了，寫TestBench也會比較得心應手。

希望我的回答對你有所幫助。

⑵ verilog寫的程序 能申請軟體著作權嗎

可以申請 網站 嵌入式系統 游戲 手機軟體等各類軟體均能申請軟體著作權

注意：梯形圖的代碼不能申請

⑶ verilog的設計軟體是什麼啊學習VERILOG語言要裝什麼軟體啊

你可以安裝Modelsim模擬軟體，它既可以實現寫代碼（語言編程），編譯，又可以模擬，易學易用，是現在普遍使用的電子軟體；還有Quartus II開發環境軟體，無論是工作在Unix,還是linux工作站還是PC機上，它都可以使你輕松地進行實行設計，編譯綜合和器件下載。它是一個綜合性平台，我還是建議你先學習Modelsim，它易學易用。

⑷ 你覺得哪個軟體寫verilog體驗最好

notpad++
軟體簡潔，佔用內存少。

⑸ verilog hdl用什麼軟體

如果只是模擬的話，可以使用modelsim；如果要對程序進行編譯、綜合、燒寫且調試的話，可以使用altera公司的quartusii和xilinx公司的ise軟體。這幾種軟體我都用過，網上都可以下到相關的安裝軟體。veriloghdl是一種硬體描述語言，跟C語言有點像，比較容易上手。希望能幫到你。

⑹ verilog編程的軟體平台除了Quartus還有什麼

verilog編程的軟體平台除了Quartus還有Xilinx公司提供的ISE平台，是相對容易使用的、首屈一指的PLD設計環境
！

閱讀鏈接：
Xilinx公司的ISE開發設計軟體的工程設計流程，具體分為五個步驟：
1.
輸入（Design
Entry）
2.
綜合（Synthesis）
3.
實現(Implementation)
4.
驗證（Verification）
5.
下載（Download）。

⑺ 有圖有真相，verilog編寫的工程文件，除了用Quatus II、ISE還能用什麼軟體打開

用modelsim可以打開，用記事本也可以打開

modelsim是做數字模擬的，用verilog編寫程序可以在該軟體上面進行波形模擬，是一款很實用的工具。

另外在QuartusII 之前還有一款同一公司出的fpga綜合軟體叫做MAX，比Quartus容易上手，你可以試試

⑻ 請問 用什麼軟體來 編寫verilog 語言

ALTERA公司的 QUARTUS II，很所學校和公司都用這個。

⑼ Verilog HDL 需要用什麼軟體模擬呢

ModelSim是HDL語言專用的模擬軟體。

Mentor公司的ModelSim是業界最優秀的HDL語言模擬軟體，它能提供友好的模擬環境，是業界唯一的單內核支持VHDL和Verilog混合模擬的模擬器。它採用直接優化的編譯技術、Tcl/Tk技術、和單一內核模擬技術，編譯模擬速度快，編譯的代碼與平台無關，便於保護IP核，個性化的圖形界面和用戶介面，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選模擬軟體。

(9)verilog軟體著作權擴展閱讀：

ModelSim有幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設計工具中的均是其OEM版本。

SE版和OEM版在功能和性能方面有較大差別，比如對於大家都關心的模擬速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對於代碼少於40000行的設計，ModelSim SE 比ModelSim XE要快10倍；對於代碼超過40000行的設計，ModelSim SE要比ModelSim XE快近40倍。

⑽ 請問這個Verilog程序的功能是怎樣的呢

初步判斷，這個模塊會根據輸入的B，在每個時鍾的上升沿，往結果Q輸出Bx75，我想作者可能本身的想法是往原先結果加上Bx75，但是他把TOUT = 32'b0寫在了always塊了，所以每次clk上升沿，TOUT都會清零。
很明顯，這段代碼的作者對於電路不了解，對於電路時序關系也不關心，完全是按照一個軟體的寫法在寫Verilog代碼，所以才會在always塊中定義變數（看看always塊開頭，是不是很像C代碼里，函數開頭的變數定義和賦初值）、在always塊中使用阻塞賦值並與非阻塞賦值混用。
那段for循環也是寫的太復雜，用一個左移操作就可以完成的事情，for循環的電路開銷是很大的，因為它實際上是把整個循環鋪開，一般設計里能不用就不用。

Verilog是硬體描述語言，先有電路結構才會接著用Verilog去實現。
綜上，這段代碼沒有學習的價值，不建議參考。