verilog软件著作权

⑴ Verilog 软件

你可以在QuartusII 6.0 或8.1 版本中进行开发与仿真，但是后期要仿真的话，ModelSim是不错的选择。
刚开始学习Verilog语言，进行仿真时去使用ModelSim有些大才小用，而且为一个几行的小程序写TestBench也花时间，不如直接用QuartusII中的波形文件直接仿真，既方便又形象。等你以后开发的代码数量大了，可以再换用ModelSim仿真，此时你的水平也应该比较好了，写TestBench也会比较得心应手。

希望我的回答对你有所帮助。

⑵ verilog写的程序 能申请软件著作权吗

可以申请 网站 嵌入式系统 游戏 手机软件等各类软件均能申请软件著作权

注意：梯形图的代码不能申请

⑶ verilog的设计软件是什么啊学习VERILOG语言要装什么软件啊

你可以安装Modelsim仿真软件，它既可以实现写代码（语言编程），编译，又可以仿真，易学易用，是现在普遍使用的电子软件；还有Quartus II开发环境软件，无论是工作在Unix,还是linux工作站还是PC机上，它都可以使你轻松地进行实行设计，编译综合和器件下载。它是一个综合性平台，我还是建议你先学习Modelsim，它易学易用。

⑷ 你觉得哪个软件写verilog体验最好

notpad++
软件简洁，占用内存少。

⑸ verilog hdl用什么软件

如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartusii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。veriloghdl是一种硬件描述语言，跟C语言有点像，比较容易上手。希望能帮到你。

⑹ verilog编程的软件平台除了Quartus还有什么

verilog编程的软件平台除了Quartus还有Xilinx公司提供的ISE平台，是相对容易使用的、首屈一指的PLD设计环境
！

阅读链接：
Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：
1.
输入（Design
Entry）
2.
综合（Synthesis）
3.
实现(Implementation)
4.
验证（Verification）
5.
下载（Download）。

⑺ 有图有真相，verilog编写的工程文件，除了用Quatus II、ISE还能用什么软件打开

用modelsim可以打开，用记事本也可以打开

modelsim是做数字仿真的，用verilog编写程序可以在该软件上面进行波形仿真，是一款很实用的工具。

另外在QuartusII 之前还有一款同一公司出的fpga综合软件叫做MAX，比Quartus容易上手，你可以试试

⑻ 请问 用什么软件来 编写verilog 语言

ALTERA公司的 QUARTUS II，很所学校和公司都用这个。

⑼ Verilog HDL 需要用什么软件仿真呢

ModelSim是HDL语言专用的仿真软件。

Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

(9)verilog软件著作权扩展阅读：

ModelSim有几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。

SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。

⑽ 请问这个Verilog程序的功能是怎样的呢

初步判断，这个模块会根据输入的B，在每个时钟的上升沿，往结果Q输出Bx75，我想作者可能本身的想法是往原先结果加上Bx75，但是他把TOUT = 32'b0写在了always块了，所以每次clk上升沿，TOUT都会清零。
很明显，这段代码的作者对于电路不了解，对于电路时序关系也不关心，完全是按照一个软件的写法在写Verilog代码，所以才会在always块中定义变量（看看always块开头，是不是很像C代码里，函数开头的变量定义和赋初值）、在always块中使用阻塞赋值并与非阻塞赋值混用。
那段for循环也是写的太复杂，用一个左移操作就可以完成的事情，for循环的电路开销是很大的，因为它实际上是把整个循环铺开，一般设计里能不用就不用。

Verilog是硬件描述语言，先有电路结构才会接着用Verilog去实现。
综上，这段代码没有学习的价值，不建议参考。